uiop1716 님의 블로그

오늘은 기존에 공부하던 UVM을 위한 System Verilog의 연장선을 배웠습니다.아래의 그림에서, 오른쪽 부분 Generator, Mailbox, Driver, Interface, DUT에 대해서만 배웠었다면이번에는 왼쪽 부분인 ScoreBoard, Mailbox, Monitor, Interface, DUT에 대해 배우고 전체 Testbench에 대해서 배웠습니다. 왼쪽부분에 간략히 설명하자면, 오른쪽 부분과 데칼코마니 처럼 비슷합니다. DUT에서 나오는 Output을 Interface의 전선다발로 받게 되고, Monitor가 H/W로 받은 전선 다발을 풀어 S/W의 Tr로 변경해 줍니다.변경된 Tr은 Mailbox에 들어가고, 이를 감지하는 ScoreBoard가 tr을 받아와 reference m..

오늘은 어제 만든 0-9까지 증가하는 counter에 이어, 0-10까지 누적하여 더해 55라는 값을 출력하도록 설계하였습니다. 저는 아래의 그림과 같이, 기존의 비교기를 활용하여 A가 0부터 1씩 증가하여 10이되면 멈추도록하고, A가 순회하는 동안 Accumm이라는 누적기 Register를 통해 값을 저장하도록 하였습니다. 그리하여, A가 10이 되면 그동안 누적되어왔던 값에 의해 55라는 값을 출력합니다. 저는 기존의 0-9 Counter를 최대한 살리려고 했던 결과물 입니다. Register와 값을 누적받는 Accum의 제어 신호를 동일하게 맞춰 설계하였고, FSM 또한 0-9 Counter와 최대한 유사하게 만들고, 출력 결과가 1clk씩 밀리는 문제가 발생하여 출력타이밍을 자세히 맞춰주어 해..