오늘의 메인 키워드는 FSM(Finite State Machine)이라고 할 수 있겠습니다. 일단, 먼저 Verilog 문법들에 대해서 배웠습니다.우리가 코드를 작성하는 데 사용하는 자료형.net 자료형 : 회로 소자/블록의 하드웨어적인 연결에 사용 ㄴ ex) wire, tri ㄴ tri = Multiple driving sources가 혀용됨 variable 자료형 : always, initial 블록 내부의 절차형 할당문에 의해 값을 받는 변수 ㄴ ex) reg, integer, time *reg : 절차형 할당문에 의해 값을 받는 변수의 자료형주로, 하드웨어 연결을 위한 wire, 값을 받기 위한 reg를 가장 많이 씁니다. 논리값은 4개의 논리값을 가지고 있습니다...
